对于差分时钟输入:由于时钟输入与模拟输入和基准一样敏感,所以应将时钟信号和模拟信号线同样对待。应避免时钟线靠近任何数字输出信号。如果在电路板上有多个ADC,则需隔离它们的时钟线对,以尽量降低噪声和拾取来自其他ADC单元的干扰信号。时钟信号线尽量不要和数字输出线布在同一层上。如果不可避免,应尽量使这两类信号线之间保持较大间距,并在这两类信号线之间布置隔离GND,以降低可能产生的任何耦合。对于差分时钟输入,建议采用1.4Vp-p的典型值,因为这是器件测试时所用的值。不过最重要的不是输入时钟信号摆动的峰.峰值,而是和上升/下降时间密切相关的摆动速率。
另外.内部差分放大器还可提供增益,并对信号进一步整形。为了提高上升和下降速度,可以采用一个中心抽头的变压器提升输入时钟幅度,然后再用二极管将摆幅限制在1.4Vp.P。对于单端时钟,边沿应尽量陡,并且满足数据资料规定的最高和最低电压要求,即逻辑高电平为0.8VvD(最小),逻辑低电平为O.2VDD(最大)。时钟共模电压(1/2VDD)由内部提供。推荐的接口电路,驱动器逻辑电路可以采用任何逻辑系列(包括CMOS、LVPECL和LVDS),它们都可用于驱动时钟输入。对于要求特别高的高频输入信号应用场合,建议采用非常高速的LVPECL时钟分配电路,如MAX9320PECL缓冲器等。